隨著 AI 與 HPC 工作負載爆炸性成長，記憶體牆（Memory Wall）已成為系統效能的核心瓶頸。CXL（Compute Express Link）以開放標準打破這道牆，讓 CPU、GPU 與加速器真正共享統一記憶體，實現快取一致性的低延遲存取。
CXL 是什麼？建立於 PCIe 之上的三層協定
CXL 建構於 PCIe 5.0／6.0 實體層之上，無需更換硬體即可升級協定能力。其核心由三個子協定組成：CXL.io 沿用 PCIe 語意處理設備初始化與 I/O；CXL.cache 允許加速器快取 Host 記憶體並維持一致性；CXL.mem 讓 CPU 直接存取設備端記憶體（Device Memory），延遲媲美本地 DRAM。三者可依設備類型（Type 1／2／3）靈活組合，Type 3 設備專注擴充記憶體容量，是目前資料中心部署最廣泛的形態。
快取一致性與記憶體池化：CXL 的兩大核心價值
傳統 PCIe 設備無法參與 CPU 的快取一致性網域，資料必須透過驅動程式顯式搬移。CXL.cache 協定引入 MESI 狀態機延伸，使加速器能持有 Host 記憶體的快取行（Cache Line），並在 CPU 寫入時自動收到 Snoop 請求，徹底消除軟體層的資料同步負擔。另一方面，CXL 記憶體池化（Memory Pooling）技術（CXL 2.0 起支援）允許多個主機動態分配同一塊實體記憶體，大幅提升資料中心記憶體使用率，解決「記憶體孤島」問題。
💡 重點整理
- PCIe 相容：沿用現有實體層，降低導入門檻與成本。
- 硬體級一致性：CXL.cache 讓加速器直接參與 CPU 快取協定，無需軟體干預。
- 記憶體容量擴充：CXL.mem（Type 3）可將 DRAM 或 CXM 作為透明擴充記憶體使用。
- 記憶體池化：CXL 2.0／3.0 支援多主機共享同一記憶體池，提升資料中心效率。
CXL 不只是另一條匯流排，而是重新定義異質運算的記憶體架構。隨著 CXL 3.0 帶來 Fabric 拓撲支援，多節點共享記憶體將成為下一代 AI 基礎設施的核心基石。
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